order_bg

προϊόντα

Νέο αυθεντικό XC18V04VQG44C Spot Stock FPGA Πεδίο προγραμματιζόμενης συστοιχίας πύλης Ενσωματωμένα κυκλώματα IC Chip

Σύντομη περιγραφή:


Λεπτομέρεια προϊόντος

Ετικέτες προϊόντων

Χαρακτηριστικά Προϊόντος

ΤΥΠΟΣ ΠΕΡΙΓΡΑΦΗ
Κατηγορία Ολοκληρωμένα κυκλώματα (IC)

Μνήμη

Διαμόρφωση Proms για FPGA

Mfr AMD Xilinx
Σειρά -
Πακέτο Δίσκος - σχάρα
Κατάσταση προϊόντος Απαρχαιωμένος
Προγραμματιζόμενος τύπος Στο σύστημα με δυνατότητα προγραμματισμού
Μέγεθος μνήμης 4 Mb
Τάση – Τροφοδοσία 3V ~ 3,6V
Θερμοκρασία λειτουργίας 0°C ~ 70°C
Τύπος τοποθέτησης Αναρτημένο στην επιφάνεια
Πακέτο / Θήκη 44-TQFP
Πακέτο συσκευής προμηθευτή 44-VQFP (10×10)
Βασικός αριθμός προϊόντος XC18V04

Έγγραφα & Μέσα

ΕΙΔΟΣ ΠΟΡΟΥ ΣΥΝΔΕΣΜΟΣ
Φύλλα δεδομένων Σειρά XC18V00
Περιβαλλοντικές Πληροφορίες Xiliinx RoHS Cert

Xilinx REACH211 Cert

Απαξίωση PCN/ EOL Πολλαπλές συσκευές 01/Ιουν/2015

Mult Device EOL Rev3 9/Μάιος/2016

Τέλος Ζωής 10/ΙΑΝ/2022

Αλλαγή κατάστασης εξαρτήματος PCN Ανταλλακτικά Επανενεργοποιήθηκαν 25/Απρ/2016
Φύλλο δεδομένων HTML Σειρά XC18V00

Περιβαλλοντικές & Εξαγωγικές Ταξινομήσεις

ΧΑΡΑΚΤΗΡΙΣΤΙΚΟ ΠΕΡΙΓΡΑΦΗ
Κατάσταση RoHS Συμβατό με ROHS3
Επίπεδο ευαισθησίας σε υγρασία (MSL) 3 (168 ώρες)
Κατάσταση REACH REACH Δεν επηρεάζεται
ECCN 3A991B1B1
HTSUS 8542.32.0071

Επιπρόσθετοι πόροι

ΧΑΡΑΚΤΗΡΙΣΤΙΚΟ ΠΕΡΙΓΡΑΦΗ
Τυπικό πακέτο 160

Xilinx Memory – Διαμόρφωση Proms για FPGA

Η Xilinx παρουσιάζει τη σειρά XC18V00 προγραμματιζόμενων PROM διαμόρφωσης εντός του συστήματος (Εικόνα 1).Οι συσκευές αυτής της οικογένειας 3,3 V περιλαμβάνουν ένα PROM 4 megabit, 2 megabit, 1 megabit και 512 kilobit που παρέχουν μια εύχρηστη, οικονομικά αποδοτική μέθοδο για τον επαναπρογραμματισμό και την αποθήκευση ροών bit διαμόρφωσης Xilinx FPGA.

Όταν το FPGA βρίσκεται σε λειτουργία Master Serial, δημιουργεί ένα ρολόι διαμόρφωσης που οδηγεί το PROM.Σε σύντομο χρόνο πρόσβασης μετά την ενεργοποίηση του CE και του OE, τα δεδομένα είναι διαθέσιμα στον ακροδέκτη PROM DATA (D0) που είναι συνδεδεμένος με τον ακροδέκτη FPGA DIN.Τα νέα δεδομένα είναι διαθέσιμα για σύντομο χρόνο πρόσβασης μετά από κάθε ανερχόμενο άκρο του ρολογιού.Το FPGA δημιουργεί τον κατάλληλο αριθμό παλμών ρολογιού για να ολοκληρώσει τη διαμόρφωση.Όταν το FPGA βρίσκεται σε λειτουργία Slave Serial, το PROM και το FPGA χρονίζονται από ένα εξωτερικό ρολόι.

Όταν το FPGA βρίσκεται σε λειτουργία Master Select MAP, το FPGA δημιουργεί ένα ρολόι διαμόρφωσης που οδηγεί το PROM.Όταν το FPGA βρίσκεται σε λειτουργία Slave Parallel ή Slave Select MAP, ένας εξωτερικός ταλαντωτής δημιουργεί το ρολόι διαμόρφωσης που οδηγεί το PROM και το FPGA.Αφού ενεργοποιηθούν τα CE και OE, τα δεδομένα είναι διαθέσιμα στις ακίδες DATA (D0-D7) του PROM.Τα νέα δεδομένα είναι διαθέσιμα για σύντομο χρόνο πρόσβασης μετά από κάθε ανερχόμενο άκρο του ρολογιού.Τα δεδομένα χρονίζονται στο FPGA στην ακόλουθη ανερχόμενη άκρη του CCLK.Ένας ταλαντωτής ελεύθερης λειτουργίας μπορεί να χρησιμοποιηθεί στις λειτουργίες Slave Parallel ή Slave Select MAP.

Πολλαπλές συσκευές μπορούν να ενταχθούν σε καταρράκτη χρησιμοποιώντας την έξοδο CEO για να οδηγήσουν την είσοδο CE της ακόλουθης συσκευής.Οι είσοδοι ρολογιού και οι έξοδοι DATA όλων των PROM σε αυτήν την αλυσίδα είναι διασυνδεδεμένες.Όλες οι συσκευές είναι συμβατές και μπορούν να συνδυαστούν με άλλα μέλη της οικογένειας ή με την εφάπαξ προγραμματιζόμενη σειριακή οικογένεια PROM XC17V00.


  • Προηγούμενος:
  • Επόμενο:

  • Γράψτε το μήνυμά σας εδώ και στείλτε το σε εμάς